2004春季IDF特別報導-英特爾處理器及半導體製程布局

「舊金山最大的秘密」終於爆炸了，那麼，「其他」呢？

繼上屆秋季IDF「浩浩蕩蕩」一字排開未來數年的處理器推出時程及一路延續至2011年的半導體製程發展計畫，也一口氣公布了大量足以改變個人電腦風貌的嶄新系統規格，相較之下，本屆IDF除了IA-32e這顆落在舊金山的超級原子彈外，更改甚少的處理器布局似乎就沒有什麼值得注意的地方。不過，實際上還是有很多重要的蛛絲馬跡值得介紹及分析。現在，我們就從原子彈轟炸過後的斷垣殘壁中，拾起斷簡殘篇，尋找一鱗半爪般的珍貴技術細節，分析英特爾的未來布局。

Itanium：進行生存保衛戰
今年年初，英特爾在各種場合均努力的宣稱「2003年是IA-64豐收的一年」、「IA-64已經奠定在高階運算市場的領導地位」及「Itanium處理器將拉開與Xeon的效能差距」等等，不過，市場和客戶可並不這樣想，IA-32e的發表，已經讓IA-64的發展前景籠罩了一大片烏雲，而且已經狂風暴雨了。雖然英特爾在本屆IDF拉了HP和Dell上臺替Itanium和Xeon之間的市場區隔「背書」，還是很難消弭外界對IA-64前景的疑慮。

既然要讓IA-64搭配IA-32EL模擬器逐漸取代Xeon已經希望渺茫，進而取代20年來在教科書上視為經典級指令集架構設計錯誤示範的x86更是不可能的任務。所以，英特爾的首要之務，就是先維繫IA-64的生存，藉由指令集架構上的優勢大幅提升效能優勢，守住高階運算市場，除了要對抗IBM Power/PowerPC和Sun UltraSparc的反撲，更要拉開與Xeon的效能差距。最重要的是，英特爾不能因為IA-32e就放棄IA-64低價化的目標，反而更應該積極吸引客戶採用Itanium處理器。英特爾已經宣稱，在2006年至2007年，用相同的整體系統成本，Itanium可以達到Xeon的兩倍效能。

基於這樣的思維，英特爾雖然沒有發表Tukwila（前Tanglewood）之後的更高階處理器，不過卻公布了雙核心Montecito的低價版「Millington」及Tukwila低價版「Dimona」。另外，以新款Itanium 2 Madison 9M為基礎的Fanwood亦公布了進一步的技術細節，相較於先前的Deerfield，除了第三階快取記憶體加倍至3MB，運作時脈亦略有提升。值得注意的是，英特爾並未宣布Millington和Dimona實際上的核心數目。如果IA-64真的承受極大生存壓力，也許核心數目就不會有縮水的可能，屆時也可以觀察IBM Power/PowerPC空前巨大的布局到底給英特爾帶來多大的競爭壓力。

除了多核心架構外，導入同步多執行緒（SMT）架構也將是IA-64的技術重點，Montecito將是首度實作多執行緒的IA-64處理器。另外，大型化快取記憶體設計是艱鉅的工程，尤其要同時兼顧快取記憶體存取延遲以及維持可靠性，這也是英特爾在Itanium處理器發展上特別重視的地方，所以才導致英特爾在近年的ISSCC都會發表諸多關於Itanium快取記憶體設計相關論文的「世界奇觀」。由於Montecito將擁有多達24MB的第三階快取，遠邁目前所知的所有高階處理器，製作上有著更高的困難度，本屆英特爾發表代號「Pellston」的快取記憶體可靠性技術做為因應。為了提升效能，英特爾發表代號「Foxton」的效能提升技術，應為同時整合多核心及多執行緒的方式。電源管理機能亦成為新處理器的一部分。

最後，代號「Silvervale」的硬體虛擬化技術，可能是Vanderpool虛擬機器架構的技術延伸。這些技術，除了將包含在Montecito處理器，結合支援DDR-2記憶體及PCI Express的「Bayshore」晶片組，將組成新一代的Itanium平臺，Montecito亦有可能命名為Itanium 3。Xeon市場價值瞬間大幅提升

由於Xeon處理器一直都是英特爾處理器部門最重要的獲利來源，長期由Xeon所主導的中低階伺服器更是英特爾所不敢冒險失去的市場，所以，面對著挾x86-64而來勢洶洶的AMD Opteron，加上中低階伺服器對於64位元所帶來的平面記憶體定址功能需求甚殷，而Itanium平臺在目前並非完善的x86伺服器替代方案，所以提供x86指令集的64位元延伸架構乃勢在必行，導致英特爾不得不跟上AMD的腳步。盛傳多年的Yamhill及先前代號Clackamas Technology的IA-32e，終於成為現實。無獨有偶的，AMD在IDF前日宣布大幅降低Opteron的售價，最高階的Opteron 848降價幅度更超過了50%，IA-32e對AMD所造成的衝擊，由此可略見一斑。

首先支援IA-32e的Xeon處理器為Prescott核心、90nm製程的Nocona，預計今年第二季上市，具有和Prescott相同的1MB第二階快取記憶體、800MHz系統前置匯流排、FC-mPGA4 604腳位封裝，搭配Lindenhurst或Tumwater晶片組，時脈預計從2.8GHz至3.6GHz。Xeon MP的進度較晚，明年第一季發表代號Potomac的Xeon MP處理器，採用和Nocona相同的FC-mPGA4封裝，667MHz FSB，內建1MB的第二階快取記憶體及超過4MB的第三階快取記憶體，時脈尚未公布，將搭配Twin Castle晶片組。

今年年初，英特爾原先是公布第三階快取僅超過2MB，這次又再度「加碼」。當初Twin Castle晶片組可支援128GB主記憶體，超出PAE/PSE-36位元實體定址的64GB上限，所以導致外界普遍懷疑Potomac將支援Yamhill，現在也終於得到了答案。在Potomac尚未上市之前，今年內Xeon MP產品線將由130nm製程的Gallatin 4M擔綱。

Nococa之後，就是Tejas核心、採用雙核心設計的Tulsa。從Jayhawk和Potomac開始，英特爾將推出新的Xeon平臺架構，不過尚未公布相關的細節，FB-DIMM記憶體模組可能將是新平臺的重點。桌上型和行動運算平臺處理器：乏善可陳

相較於被逼的不得不卯足全力的IA-64處理器產品線，以及沒有任何新布局、卻因IA-32e而大幅加分的Xeon處理器產品線，除了因電路設計出現錯誤導致延期至今年第二季的Dothan，本屆IDF幾乎沒有談論到任何的「新產品」。唯一比較受到外界關注的焦點是：英特爾既然都已經在Xeon啟動IA-32e，那麼有沒有計畫在桌上型和行動運算平臺處理器提供相同的功能？甚至直接啟動Prescott已經實作的IA-32e？

為此，英特爾桌上型平臺副總裁William Siu在媒體說明會中清楚表明了英特爾的立場：它們認為桌上型平臺並沒有64位元的迫切需求。首先，他先詢問在場媒體工作者：有多少人的電腦主記憶體安裝超過1GB？舉手者寥寥可數（不過在場日本媒體工作者幾乎全部舉手，充分展現國民所得的差距）。接著，他又問：請問有誰主記憶體超過4GB？結果全場鴉雀無聲。他個人就做了結論：目前64位元的最大價值在於提升記憶體定址空間，其它地方可以得到的效益很低，所以英特爾認為沒有這個需求。

反過來說，也許一般使用者用不到那麼大的主記憶體，但是64位元長整數以及x86-64/IA-32e所新增的暫存器，對於提升效能篤定有著相當正面的影響。加上目前已經有不少支援AMD x86-64的作業系統，也開始有軟體廠商開發x86-64的原生應用程式。如果AMD可以藉由64位元提升桌上型處理器的市場佔有率，那麼很可能英特爾也將不得不跟進。英特爾會抱持如此態度的理由是很容易理解的：它們希望降低IA-32e對IA-64的殺傷力，所以將Prescott內建的IA-32e備而不用。不過，一般外界俱信，就算Prescott沒有啟動IA-32e，Tejas也將會成為英特爾史上第一個64位元桌上型處理器。

英特爾在今年IEEE ISSCC 2004發表運作時脈可達7GHz的64位元整數邏輯運算器（ALU），其實作方式將單一64位元運算交由兩個32位元ALU執行。由於Prescott擁有兩組獨立L1 D-cache、ALU以及整數實體暫存器，英特爾也在該論文中已經提及該技術所需要的晶粒面積，由此判斷，該64位元ALU就是Prescott所採用的設計。另外，Prescott高速ALU的簡單整數指令運算延遲，從Pentium 4原先的0.5時脈周期增加至1時脈周期，這應該就是實作64位元ALU所造成的影響。

值得注意的是，英特爾發表針對用戶端電腦的「No Execute（NX）Memory Protection」記憶體保護技術，透過設定分頁表（Page Table）中的NX位元，可防止製造緩衝區溢出（Buffer Overflow）所導致的安全性破壞。日前AMD也發表類似的技術，而且已經實作於所有的K8處理器之中，微軟也將於新版的Windows XP Service Pack中支援。不過，AMD已經在K8的分頁表中實作NX位元。但是，根據英特爾IA-32e的文件，該NX位元位置設為保留。究竟是英特爾尚未實作、做為下一代Tejas處理器的促銷誘因，還是已經實作但是沒有公布？這就有待英特爾進一步的說明了。

回歸原點：維持製程技術的優勢
英特爾過去之所以能呼風喚雨，最大的支柱就是傲視世界的半導體製程技術和產能。所以，回歸原點，英特爾一定會極力維繫製程技術的優勢。這次IDF，英特爾就公開了65nm製程電晶體的照片，證明它們的65nm製程已經有了試產的能力。就目前的時程表，英特爾將在明年就可以投入65nm製程，維持與AMD的製程技術差距。

不過，相較於IBM PowerPC 970FX和AMD的低電壓版Opteron的成功，Prescott卻一直深受高熱及高耗電量所苦。英特爾技術長Pat Gelsinger也表示，這將是未來處理器持續提升時脈的障礙。基於成本的考量，目前英特爾並不考慮採用昂貴的SOI晶圓製程去解決日益嚴重的漏電（Leakage）問題，而希望藉由其它的手段來克服，也竭盡所能的尋找新的解決方案，本屆IDF就發表了部分的成果。英特爾是否可以研發出新技術，使得製程縮小所導致的諸多限制迎刃而解？這將對英特爾的未來有著決定性的影響。

另外，也許英特爾可以一直維持對AMD的製程技術優勢，但是IBM為了鞏固深受IA-64威脅的高階運算市場，其所擬定的巨大製程布局令人怵目驚心，在IBM的歷史上前所未見，絕不可另英特爾等閒視之。

如果英特爾要讓IA-64繼續生存，就必須戰勝藍色巨人的反撲。半導體龍頭和藍色巨人的正面對決，將會是半導體產業未來數年的焦點，甚至將決定兩家廠商未來的命運，值得關注。簡介SOI（Silicon-On-Insulator）晶圓製程

其實，一個滿是電晶體的晶片是存在許多問題的。以現在的多數半導體製程而言，在密密麻麻的電路中要保持每一個電晶體良好的工作效率，就像在一個人來人往的百貨公司中想保持每個專櫃如同圖書館一般的安靜一樣困難。而現今的晶片任務又相當多樣化，又要能計算，又要能通訊，如果沒有想出一些辦法來解決熱、干擾、漏電流、運作速度等等問題，肯定是不用玩了。SOI即是基於這些理由而被發展出來的一項技術。

在傳統的IC上，目前大多數製程中電晶體是全部直接放置在一個大P型矽基板上的，這層大家共用的基板既然是「半導體」，電流會不會全部往工程師所希望的方向跑就成了一個問題。而SOI的基本概念即是把每一個電晶體都放置在絕緣層（Insulator）上架空起來，如此一來，形成電流通道的body部分就和外界有了適度的隔絕，而使得電流外漏的機會小了許多。這層架空電晶體的絕緣層有許多種做法，比如使用氧化矽、氧化金屬、甚至鍍一層鑽石薄膜都有廠商試過。電晶體的Body部分被架空，不再有來自於P型基板的電位影響(一般在這一層都是接地電壓為0，再加上左右突圍而來的雜訊)，而使得這個形成電流通道的部分的電位隨著源極(Source)、汲極(Drain)的的外加電位產生浮動，其結果即是晶體的輸出入訊號模型有稍許的改變。

其它隨之而來的影響包括有：首先，電晶體中的每個P-N接面的寄生電容值變小，而使得晶體得以用更高的速度運作。在Bipolar電晶體中，β值增加，意味著電晶體更加省電、訊號放大倍率也增加許多。電晶體的開啟臨界電壓(VT)下降，而使數位電路可以拉高運作的時脈。當大量電子注入N型半導體中時常常會不小心流入P型基板而形成latch-up效應，當此效應發生時，電路中大部分的電流都會被少數電晶體吸走，導致電路工作不正常，而SOI則可避免該效應。既然SOI製程中每個晶體底部都是絕緣層，不和P型基板連接，當然不再產生這種麻煩的情況。在MOS中電流的導通是利用來自閘極的靜電力在Body中產生一個通道(Channel)，當通道左右二端的電位差過大，通道會改變形狀而變短，產生短通道效應而影響最大輸出值。而SOI製程下的MOS Body其電位會隨著左右二極的拉升而提升，因此短通道效應可以減少。最後，SOI可減少微波及幅射干擾造成的影響。很可惜的是，對於閘極漏電流、源極至汲極的漏電流等此類漏電流(也是多餘廢熱的主要來源)，SOI並沒有辦法消除。

SOI製程另外也帶來了其它問題，比如因為Body浮動電位而產生的歷史效應，使得通道關閉所需時間要長了一點。因為絕緣層圍得太好，而產生自熱效應減少輸出力道。另外，SOI製程目前還是非常昂貴，且目前主流的製造法都是使用SIMOX晶圓，供應商很少（以法國SOITEC為大宗，IBM和AMD皆向SOITEC購買SOI晶圓），因此通常只有製造通訊用晶片才會比較常指定使用此製程。

因此，無論是類比電路或者是數位電路的設計者，都需要熟悉這種新製程對電晶體行為模式造成的影響。目前臺積電也提供SOI製程服務，而IBM以雄距科技界天王的地位也在PD-SOI上有許多作品，當然近來緊追不捨的英特爾公司也在前一陣子於IEEE上宣布了該公司在PD-SOI的一些心得。

事實上，英特爾為了進軍高速通訊晶片相關產品，早就已經瞄準了連IBM也正在嘗試中的Thin SOI技術。在未來的高頻晶片戰爭中，SOI將會是眾廠商不得不注意的顯學。另類話題：行動式運算處理器是否將採用雙核心架構？

先前日本媒體披露Dothan下一代的65nm製程行動式運算處理器Jonah，將不支援Hyper-Threading，而是採用雙核心架構來提升效能，而且將延續P6微架構的核心。

由於英特爾在去年對國內數家主機板廠商所公布的行動式運算平臺規格時程表中，出現了「Jonah-2P」的產品代碼，我們也在去年秋季IDF特別報導中提及Jonah成為英特爾首款雙核心行動式處理器的可能性。現在，我們就來分析為何會出現如此跌破眾人眼鏡的發展。

由於行動運算處理器對於低耗電及低熱量有著相當高的要求，所以也嚴重限制提升運作時脈的空間。既然很難提升時脈，要提升效能，就必須往拉寬執行單元的設計發展。

不過，設計一個全新的處理器微架構曠日費時，執行單元的利用率也很難提升。直接採用雙核心架構，就是最乾脆直接的做法。目前多數作業系統對多處理器的支援也很普遍，這也是一個有利的因素。

也許會有人這樣問：那麼，為何不採用Hyper-Threading呢？雖然這可以提升處理器硬體資源的利用效率，但是實體上的處理器依舊沒有增加，成長的效率依然有其極限。

另外，Hyper-Threading也會明顯提升處理器的耗電量，對於行動式運算而言，這是很難接受的。

可是，難道採用雙核心處理器就不會提升耗電嗎？答案當然也是否定的。不過，採用雙核心架構卻有一個很明顯的優勢：可以透過動態關閉一個核心來達成省電的功能。雖然這應該需要作業系統的支援，但是相較於數個邏輯處理器共用相同硬體資源的Hyper-Threading，關閉實體處理器的成本遠比關閉邏輯處理器低多了。這也是Jonah最有可能的設計。

除了省電之外，製程技術的進步，更是雙核心設計的背後推手。如果Jonah真為Dothan的雙核心版本，在65nm製程下，就算第二階快取記憶體高達4MB，推估晶粒面積也僅有100至120平方公釐，和目前桌上型處理器相差無幾。

由於P6微架構的複雜度遠低於Pentium 4的NetBurst，在相同製程僅有約為一半的電路面積，相較於推出Pentium 4的低電壓版本，雙P6核心的設計顯然比較簡單，成本也比較低。

不過，這也帶給我們一個反思的方向：既然如此，如其耗費大量資源去研發更新的微架構追求時脈的提升，將既有的微架構透過製程技術縮小、製作低時脈的多核心處理器，是否將更有效益？目前據英特爾表示，首款IA-64多核心處理器Tukwila就將採取如此的設計路線。

這種趨勢，將對未來的處理器發展帶來怎樣的衝擊及改變，是一個非常值得探討的話題。文⊙劉人豪