DARPA發展3D單片系統單晶片技術，讓90奈米也能打敗7奈米製程晶片

隨著科技發展，人們逐漸認知到摩爾定律有其極限，積體電路中電晶體數量的成長，逐漸受到技術限制而減緩，由美國國防部國防高等研究計畫署（DARPA）提出的電子復興計畫（Electronics Resurgence Initiative，ERI）現在似乎找到了新的出路，研究團隊使用單片3D整合技術讓90奈米晶片效能就能超越7奈米晶片。

DARPA在五年內挹注15億美元的資金推動ERI，目的是要重塑美國電子產業，其中一部分計畫是要推動電子產業的創新。在上周，DARPA於舊金山首次舉辦的ERI高峰會中，3D單片系統單晶片（3DSoC）計畫脫穎而出，該計畫的研究成員由喬治亞理工學院、史丹佛大學、麻省理工學院和Skywater晶圓代工廠團隊組成，目標是要開發可建構3D單基板微系統的材料、設計工具和製造技術。

在2017年時，3DSoC團隊就公布了出色的成果，可以在矽晶片上放入200萬個奈米碳管電晶體酒測電子鼻與100萬個可變電阻式記憶體，並使用金屬層層相連。

現在研究團隊想建構垂直整合的裝置，其中包含了邏輯、記憶體和I/O元件，目的是大幅降低不同元件間資料傳輸的時間，進而達到更高的資料吞吐量。DARPA微系統技術辦公室專案經理Linton Salmon提到，在3DSoC計畫中，研究員使用十年的理論與學術論證基礎，將流程整合到廣泛可用的晶圓廠，這將幫助在實務上釋放微電子領域的技術潛力。

相較於由離散的2D晶片建構的傳統系統相比，Linton Salmon提到，使用相同的電力，3DSoC的成果將能縮減50倍以上的運算時間。而為了要達成這個目標，3DSoC的設計需要支援層間互連頻寬達每秒50Tb，每位元存取記憶體不得超過2皮焦耳。

因此3DSoC研究團隊需要解決傳統架構的記憶體頻寬限制、延遲以及能耗。3DSoC使用比現存設計還要複雜的2.5D或是3D的記憶體堆疊技術，以數十層的堆疊並整合可變電阻式記憶體、奈米碳管電晶體和一般矽金屬氧化物半導體場效電晶體處理器核心。

史丹佛大學的研究人員也在不同的神經網路與推測模型中，進行7奈米晶片與90奈米晶片的3DSoC設計模擬。模擬結果顯示，先進技術對比舊技術，在能耗以及執行時間上都有非常顯著的差異，7奈米3DSoC比起傳統2D的7奈米晶片，效益高323到646倍。即使是使用90奈米3DSoC設計與傳統2D的7奈米的晶片相比，經過模擬發現，90奈米3DSoC設計的晶片效益高出35到75倍。無論使用哪一類的演算法，結果都相去不遠，研究團隊共實驗了線性回歸、邏輯回歸、PageRank、單源最短路徑（SSSP）和廣度優先搜尋（BFS）。

雖然模擬結果非常傑出，但是終究必須真正製造出實體，才能知道最終結果是否與模擬相同，3DSoC團隊預計以4年半的時間，生產出實際晶片。